臺積電在晶圓代工的能力全球皆認可，而且憑藉著先進的技術，拿下了全球近半的晶圓代工市佔率。不過，也因為在晶圓代工上的豐富經驗，如今臺積電也介入自行研發設計芯片的行列。根據國外媒體報導，日前臺積電就展出一款為高效能運算 (HPC) 所設計的芯片，該芯片所採用的 Arm Cortex A72 核心其頻率可高達4GHz。
一、臺積電自研芯片？
據報道，臺積電在日本京都舉辦的超大規模集成電路研討會（VLSI Symposium）上，展示了名為“This”的芯片，由臺積電自行完成設計與生產。這款芯片採用了目前臺積電最先進的可量產7nm製程工藝，芯片尺寸規格為4.4×6.2mm，採用晶圓基底封裝（CoWos），雙芯片結構，內建4個Cortex A72核心，6MB三級緩存。
這款臺積電自研的ARM架構芯片This，其主頻最高可達4GHz，實測最高頻率達到4.2GHz，足可見臺積電7nm製程工藝還是非常具有潛力的。在ARM架構下能夠做到4GHz以上主頻非常不易。
此外，臺積電還開發了稱之為LIPINCON互連技術，使得信號數據速率達到8GT/s。不過，臺積電表示這款This芯片是為高性能計算平臺設計。
目前，臺積電7nm製程工藝主要被AMD第三代銳龍平臺使用，並且幫助銳龍處理器在主頻上追上了英特爾。不過從這款臺積電自研的This芯片來看，7nm製程工藝的潛力在X86架構上還沒有徹底釋放出來，應該還擁有極大的優化空間。
二、臺積電展示7nm自研芯片，有什麼特別之處？
1、首先它使用了臺積電最新的7nm製程進行生產，相比Cortex-A72在2015年發佈時主流的16nm製程，集成電路密度和功耗都有了大幅改善；其次這顆芯片主頻可以達到4GHz以上，最高為4.2GHz（1.375V），這是當前ARM架構下少見的高主頻。
2、該芯片本身是一種雙小芯片設計，但該技術本身可以通過額外的物理層（PHYS）相對容易地擴展到容納更大數量的小芯片。每個小芯片都是在臺積電7納米節點上製造，擁有15個金屬層。裸片本身只有4.4 mm×6.2 mm（27.28 mm?）。臺積電採用了四個ARM Cortex-A72核。針對turbo頻率大於4GHz電壓操作，配備了高性能的cell（7.5T，3p + 3n）並定製設計1級高速緩存單元。還有兩個2級緩存塊。每個是1 MiB。這些是使用它們的高電流位單元（bitcells）並以半速運行來實現的。此外還有一個大型的6 MiB 3級緩存，使用高密度位單元實現，並以四分之一速度運行。
臺積電採用了在高性能芯片中常見增強功能。典型的h-tree被用來將時鐘分佈的偏差從22ps減少到8ps。高性能時鐘偏差以及via towers被廣泛用於進一步改善關鍵路徑上的時序。統計顯示，整個設計共有五個電壓域：0.8V SOC、0.8V ADPLL、0.3-0.8V Lipincon、0.8V L3和0.3-1.2V CPU。該芯片採用全數字鎖相環，其抖動小於10ps，用於為CPU、互連和內存生成三個時鐘域。
3、該裸片包括網狀互連。互連測試可通過片上分組生成單元和分組監控單元完成。有六個雙向觸發器網格站——每個邊緣一個，中間兩個。這些工作站圍繞整個小芯片，間隔大約2毫米。網狀互連是1968位寬，並使用具有相反方向信號的逐位交錯線路在M12和M13中佈線，以最小化耦合。
總之，片上網狀互連可以在4 GHz（0.8 V）到5 GHz（1.2 V）之間正常工作。緩存和Cortex集群都連接到最近的左下角網格停止點（垂直方向時）。
4、每個小芯片上都有兩個LIPINCON接口。每個物理層的測量值僅為0.42 mm×2.4 mm（1.008 mm?）。這些是單端，單向，低擺幅接口。一個接口用作與L3通信的主設備，而第二個接口是用於相反方向的從設備。
與SoC的其他部分不同，由於電源接地噪聲問題，專用時鐘有一個獨立的PLL。每個物理層使用2：1多路複用功能，以便將速度加速到8 Gb / s。每個子通道有兩個延遲鎖相環（ DLL）：一個減少PVT變化，另一個用於減少時鐘偏差，使系統級芯片和物理層之間的時鐘相位對齊。由於使用單相鎖相環，因此會採用兩個環路——第一個環路鎖定進入的時鐘週期，並將其分為八個相位，第二個環路將該相位分為16個步驟。換句話說，在4 GHz（250 ps）下，您將看到低於2ps的分辨率。
